cpu-architecture — все вопросы

1ответ
4 голоса
Используются ли буферы объединения записи для обычной записи в области памяти WB на Intel?
Объединяющие запись буферы были характерной чертой процессоров Intel, восходящих как минимум к Pentium 4 и, возможно, раньше. Основная идея заключается в том, что эти буферы размера строки кэша соби
1ответ
4 голоса
в каких случаях память адресуется в байтах или словах и почему
Память может быть адресуемой в байтах или адресной (2 байта, 4 байта и т. д.) (пожалуйста, исправьте меня, если я ошибаюсь). Зависит ли это (от адресации в байтах или от адресации слова) от архит
1ответ
4 голоса
«Плоское» виртуальное адресное пространство архитектуры POWER8
Как уже упоминалось здесь , любой может объяснить, что подразумевается под «плоский» 32-битный пробел? Текст для ленивых:    Еще одна интересная особенность архитектуры - виртуальный адрес   
1ответ
4 голоса
«Плоское» виртуальное адресное пространство архитектуры POWER8
Как уже упоминалось здесь , любой может объяснить, что подразумевается под «плоский» 32-битный пробел? Текст для ленивых:    Еще одна интересная особенность архитектуры - виртуальный адрес   
4ответа
4 голоса
Почему скорость конвейера переменной длины определяется самой медленной стадией + каково общее время выполнения программы?
Я новичок в конвейерной обработке и мне нужна помощь в связи с тем, что    Скорость конвейерной обработки определяется скоростью самой медленной стадии Кроме того, если мне дается 5-ступенч
1ответ
4 голоса
Включено или эксклюзивно? Кэш L1, L2 в процессоре Intel Core IvyBridge
У меня процессор Intel Core IvyBridge, процессор Intel® Core iM-3770 с частотой 3,40 ГГц (L1–32 КБ, L2–256 КБ, L3–8 МБ). Я знаю, что L3 является инклюзивным и распределяется между несколькими ядрами
1ответ
4 голоса
Создание конвейерного процессора с инструкциями, выпущенными в чередующихся тактах
Почему мы не можем спроектировать (полу) конвейерный процессор, который выдает инструкцию на каждом альтернативном такте, вместо конвейерного процессора, который выдает инструкцию на каждом такте? Ож
2ответа
4 голоса
Как происходит пересылка хранилища для загрузки в случае не выровненного доступа к памяти?
Я знаю архитектуру очереди загрузки /хранения, чтобы упростить хранение для пересылки и устранения неоднозначных спекулятивных нагрузок. Это достигается с использованием соответствующих адресов загр
1ответ
4 голоса
Странное явление, связанное с микроархитектурой процессора
Я делаю тест по измерению стоимости одного вызова функции через указатель, вот мой код . Тем не менее, я нашел что-то очень странное и ищу твою помощь. Код скомпилирован в режиме Release VS2017
1ответ
4 голоса
Как кэши данных маршрутизируют объект в этом примере?
Рассмотрим схематическую архитектуру кеша данных. (Искусство ASCII следует.) -------------------------------------- | CPU core A | CPU core B | | |------------|------------| Devices
3ответа
4 голоса
2ответа
4 голоса
Есть ли у компиляторов определенная эвристика оптимизации для поддержки прогнозирования ветвлений? Если нет, то почему?
Этот вопрос в основном является продолжением после прочтения эта статья Aater Suleman об улучшении предсказания ветвлений со стороны программного обеспечения. Автор предоставляет способ «развернут
1ответ
4 голоса
Неожиданное меньшее время доступа в сценарии с несколькими процессами по сравнению с сценарием с одним процессом
Я обращаюсь к общей библиотеке (структура данных общего массива) из программы 1 и нахожу время доступа для чтения всех элементов этого массива. Я получил около 17000 тиков, в то время как только Pro
2ответа
4 голоса
зависят данные инструкции ветвления?
У меня есть последовательность инструкций для функции с последующими двумя инструкциямиЯвляется ли BNZ, ветвь не нулевые данные, зависит от инструкции SUB?или это анти-зависимость?
3ответа
4 голоса
Разница между отображением в память ввода-вывода и запрограммированным вводом-выводом
Проходя через компьютерную архитектуру, я изучил различные методы управления устройствами ввода-вывода, которые,Запрограммированный ввод /выводПрерывание ввода /выводаDMAЯ выучил все три метода.Но я с
1ответ
4 голоса
Была ли модель P4 с 64-разрядными операциями с двойной накачкой?
Напомню, что одной из интересных особенностей первоначальной микроархитектуры P4 был ALU с двойной накачкой .Я думаю, что Intel назвала это чем-то вроде Rapid Execution Unit , но в основном это означа
2ответа
4 голоса
Прерывание инструкции по сборке во время работы
Когда прерывание поступает в ЦП, оно обрабатывается путем сохранения текущего местоположения адреса до перехода в обработчик, если оно подтверждено.В противном случае это игнорируется.Интересно, преры
1ответ
4 голоса
Clang: вывод 32- и 64-битной комбинации .dylib
Я видел 32-битные и 64-битные dlib-файлы, когда выполнялась команда ---- +: = 0 =: + ---- .Как я могу построить один в Clang?Флаг -m32 создает 32-битный dylib, -m64 - 64-битный, но использование обоих
2ответа
4 голоса
Какую архитектуру называть неравномерным доступом к памяти (NUMA)?
Согласно вики : неоднородный доступ к памяти (NUMA) - это конструкция памяти компьютера, используемая в многопроцессорной среде, где время доступа к памяти зависит от места в памяти относительно проце
3ответа
4 голоса
GCC самый высокий набор инструкций, совместимый с несколькими архитектурами
Я выполняю задания в кластере, состоящем из компьютеров с различной архитектурой: ---- +: = 0 =: + ---- дает мне одну из них: ---- +: = 1 =: + ----, ---- +: = 2 =: + ---- , ---- +: = 3 =: + ---- , ---
1 2 3 4 5

Популярные теги

security × 330linux × 316macos × 2827 × 268performance × 244command-line × 241sql-server × 235joomla-3.x × 222java × 189c++ × 186windows × 180cisco × 168bash × 158c# × 142gmail × 139arduino-uno × 139javascript × 134ssh × 133seo × 132mysql × 132