verilog — все вопросы

11ответов
78 голосов
VHDL или Verilog? [закрыто]
VHDL и Verilog являются ЛПВП дня. В чем преимущества либо для тех, кто вообще не имеет опыта работы с ЛПВП?
2ответа
35 голосов
Как дизайн ASIC отличается от синтеза FPGA HDL?
У меня был опыт работы с наборами инструментов FPGA /HDL, такими как Xilinx ISE, Lattice Diamond и т. д. Общий рабочий процесс - это запись Verilog /VHDL, моделирование, тестирование, а затем програ
7ответов
33 голоса
Читаемые и образовательные реализации процессора в HDL
Можете ли вы рекомендовать читаемую и образовательную реализацию процессора в VHDL или Verilog? Предпочтительно что-то хорошо документированное. P.S. Я знаю, что я могу смотреть на opencores, но
9ответов
31 голос
Может ли FPGA-дизайн быть в основном (или полностью) асинхронным?
У нас был очень короткий курс FPGA /Verilog в университете (5 лет назад), и мы всегда использовали часы повсюду. Теперь я начинаю с FPGA снова как хобби, и я не могу не задаться вопросом о таких
10ответов
26 голосов
Свободная IDE для VHDL и Verilog [закрыта]
Я заинтересован в изучении VHDL и Verilog. Мне было интересно, есть ли для них бесплатная IDE?
7ответов
24 голоса
Как я узнаю HDL
У меня есть курс в Digital Design в этом семестре и просто люблю его. Теперь я знаю, что большая часть работы во встроенной системе и цифровом дизайне сначала выполняется на компьютерных симуляторах
0ответов
19 голосов
4-этапный конвейерный RV32I-процессор в Verilog
Это простой 4-этапный конвейер, который частично реализует RV32I ISA . Поддерживаются все инструкции, кроме jalr, относящиеся к памяти (l*, l*u, s*, fence и fence.i), или системные вызовы (sbrea
5ответов
20 голосов
Почему выведенные защелки плохие?
Мой компилятор жалуется на предполагаемые защелки в моих комбинаторных циклах (always @(*), в Verilog). Мне также сказали, что желательно избегать предполагаемых защелок. Что именно не так с пред
6ответов
14 голосов
В чем разница между тестированием и проверкой?
В каждом учебнике, который я видел, много говорится о том, что проверка и - это две разные понятия. Тем не менее ни один из них не дает ясного (или достаточно ясного для меня, наконец) разли
2ответа
11 голосов
Что этот оператор называется «+:» в verilog
Я просматриваю тестовый пример verilog и нашел инструкцию assign XYZ = PQR_AR[44*8 +: 64]; Что означает оператор «+:». Я попытался найти это в google, но не получил соответствующего ответа.
9ответов
11 голосов
Новые проекты на FPGA?
Я на две недели от завершения своего первого курса дизайна цифровой логики колледжа, и, видимо, не будет окончательного проекта - всего лишь утомительного финального экзамена. Так как любой любоз
1ответ
11 голосов
Verilog: XOR все сигналы вектора вместе
Скажем, мне присваивается вектор wire large_bus[63:0] ширины 64. Как я могу объединить отдельные сигналы вместе, не выписывая их всех: assign XOR_value = large_bus[0] ^ large_bus[1] ^ ... ^ large
3ответа
11 голосов
Есть ли «шаблоны проектирования» для синтезируемого RTL?
Для программного обеспечения книга Шаблоны проектирования - это набор шаблонов для выполнения общих задач в программном обеспечении, и это дает разработчикам программного обеспечения общая термино
3ответа
11 голосов
Есть ли «шаблоны проектирования» для синтезируемого RTL?
Для программного обеспечения книга Шаблоны проектирования - это набор шаблонов для выполнения общих задач в программном обеспечении, и это дает разработчикам программного обеспечения общая термино
6ответов
10 голосов
Какова мотивация использования Verilog или VHDL над C?
Я исхожу из фона программирования и не слишком много перепутал с аппаратным или прошивкой (не более, чем с электроникой и Arduino). Какова мотивация использования языков описания аппаратных средс
3ответа
10 голосов
Что такое перекос часов, и почему это может быть отрицательным?
Мой компилятор HDL (Quartus II) генерирует отчеты о сроках. В нем узлы имеют столбец «сдвиг часов». Единственное определение перекоса часов, которое я нашел, находится в документации TimeQuest (см
4ответа
10 голосов
Использование обоих краев часов
Я программирую Altera Cyclone IV, используя Verilog и Quartus II. В моем дизайне я хотел бы использовать оба края часов, чтобы я мог выполнять деление часов на нечетный коэффициент с 50% -ным рабочи
3ответа
10 голосов
Бесплатные тренажеры VerilogA [закрыты]
Существует множество бесплатных тренажеров SPICE и Verilog, таких как LTSPICE или TINA или даже WinSPICE. Также есть несколько симуляторов Verilog. Тем не менее, я ищу бесплатные симуляторы VerilogA.
3ответа
9 голосов
Универсальные инструменты синтеза Verilog?
Существуют ли какие-либо бесплатные инструменты для синтезатора с открытым исходным кодом, которые могут преобразовать Verilog RTL в общий список соединений? (состоящий из общих NAND, NOR, XOR, D-flo
1ответ
9 голосов
в чем смысл символа трубы «|» перед переменной
Я анализирую некоторый код verilog и нашел что-то вроде wire z = |a & b; , в то время как код работает так же, как wire z = a & b; , поэтому мне было интересно, что означает символ |
1 2 3 4 5

Популярные теги

security × 330linux × 316macos × 2827 × 268performance × 244command-line × 241sql-server × 235joomla-3.x × 222java × 189c++ × 186windows × 180cisco × 168bash × 158c# × 142gmail × 139arduino-uno × 139javascript × 134ssh × 133seo × 132mysql × 132