vhdl — все вопросы

1ответ
4 голоса
Триггер срабатывает на грани двух сигналов
Мне нужен триггер, который реагирует на края двух разных сигналов. Примерно так: if(rising_edge(sig1)) then bit <= '0'; elsif(rising_edge(sig2)) then bit <= '1'; end if; Существуе
1ответ
4 голоса
Не могу вывести регистр для… at…, потому что он не держит свое значение за пределами границы
Это должно быть самой распространенной проблемой среди новичков в VHDL, но я не понимаю, что я делаю здесь неправильно! Это, кажется, соответствует всем идиомам, которые я видел на правильном дизайн
1ответ
4 голоса
VHDL Quadrature Decoder: последовательная /комбинаторная логика
Я внедряю квадратурный декодер в VHDL и предложил два решения. В методе 1 вся логика размещена в одном процессе, который чувствителен к такту и сбросу. На Spartan-3A используются четыре среза, се
2ответа
4 голоса
Как перенести два 64 бит с ниоса на VHDL с помощью шины avalon?
Сначала немного предыстории по этой проблеме. В моем текущем проекте я пытаюсь создать калькулятор Мандельброта, оптимизированный с помощью ПЛИС. В этот момент я попытался установить мост между проц
3ответа
4 голоса
Как я могу решить эту проблему задержки дельта-цикла
У меня есть следующий упрощенный пример моего кода, где сущность DeltasTest может быть смоделирована, чтобы показать проблему. Часы в реальном дизайне инвертированы или не основаны на общем и питают
2ответа
4 голоса
VHDL - Почему использование атрибута длины непосредственно в функции выдает предупреждение?
У меня есть функция VHDL, которая возвращает представление записи std_logic_vector, и мне нужна длина этого std_logic_vector. Я могу использовать атрибут длины непосредственно в функции. Почему это
1ответ
4 голоса
Синтаксическая ошибка с процессом
Я пытаюсь смоделировать свою маленькую программу и продолжаю получать сообщения об ошибках, и я не могу понять, почему. Сообщения об ошибках: line 131 error near process line 132 error near be
1ответ
4 голоса
VHDL Неизвестный идентификатор «подписан» в numeric_std
Это мои заявления. Почему он не идентифицирует подписанный как тип? Я импортировал библиотеку numeric_std, и в документации я вижу, что она поддерживает подписанные и неподписанные. Что здесь не так
3ответа
4 голоса
Как я могу читать двоичные данные в VHDL /modelsim без использования специальных двоичных форматов
Немного предыстории: Я пишу тестовый стенд VHDL для локальных сетей MAC. Тестовый стенд состоит из пакета и объединенного файла сущности + архитектуры. Я хочу прочитать кадры Ethernet, которые ис
1ответ
4 голоса
Как добавить std_logic, используя numeric_std
Используя numeric_std и vhdl93, я не могу понять, как добавить сигнал std_logic в std_logic_vector. library ieee; use ieee.numeric_std.all; signal in_a, out1: std_logic_vector(3 downto 0); signal
2ответа
4 голоса
Умножение путем суммирования степенных рядов с отрицательными членами
Как вычислить множитель с плавающей запятой в Verilog? До сих пор я обычно использую shift <<1024, то число с плавающей запятой становится целым числом. Затем я делаю некоторые операции, затем
2ответа
4 голоса
подписано в std_logic_vector, результаты среза
Мне нужно принять абсолютное значение результата, и меня интересуют только самые важные биты. Вот что я сделал: data_ram_h <= std_logic_vector(abs(signed(resize(r4(calc_cnt - 2), data_ram_h'len
2ответа
4 голоса
Используя часы и включить
Мне дали код для D-триггера с включением. process(clk, en) begin if rising_edge(clk) then if en = ‘1’ then Q <= D; end if; end if; end pro
2ответа
4 голоса
Как связать сигнал интерфейса SV с типом VHDL?
Я пытаюсь привязать интерфейс к моему модулю VHDL.Сигнал, к которому я хочу привязаться, определяется в модуле следующим образом:Мой экземпляр модуля интерфейса и оператора связывания выглядит примерн
1ответ
4 голоса
Лексинг VHDL '(тик) токен
В VHDL это символ 'может использоваться для инкапсуляции символьного токена ---- +: = 0 =: + ---- или как разделитель атрибутов (аналогично CPP's :: token) ---- +:= 1 =: + ---- .Проблема возникает при
3ответа
4 голоса
Проблема с сопоставлением портов VHDL
Я относительно новичок в VHDL.Я пытаюсь написать код для умножения без знака, используя комбинацию полных сумматоров.При компиляции он проходит до сопоставления портов.Я исправил ошибки на первой карт
1ответ
4 голоса
Проблемы со счетчиком дополнения VHDL: преобразование std_logic в целое число
По сути, мой вопрос таков: « Разве это не может быть сделано легче? »;и что «это», следует ниже (код тоже):Я хотел иметь своего рода функцию счетчика «дополнение», реализованную в VHDL, которая в осно
2ответа
4 голоса
Петля для дела
Как я могу создать один мультиплексор с циклом FOR.Вот фрагмент, который я имею в виду:Я знаю, что можно поставить FOR перед CASE, но в этом случае он будет генерировать много мультиплексоров?
2ответа
4 голоса
Предупреждение о синтезе VHDL FF /Latch имеет постоянное значение 0
Я испытываю некоторый код, который по существу включает использование ПЛИС и считывание значений с датчика температуры. Код ниже: library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_A
2ответа
4 голоса
Как сделать 2-дополнение числа без использования сумматора
В двух дополнениях для инвертирования знака числа вы обычно просто отрицаете каждый бит и добавляете 1. Например:В VHDL есть:Таким образом, синтезатор использует N-битный сумматор.Есть ли еще более эф
1 2 3 4 5

Популярные теги

security × 330linux × 316macos × 2827 × 268performance × 244command-line × 241sql-server × 235joomla-3.x × 222java × 189c++ × 186windows × 180cisco × 168bash × 158c# × 142gmail × 139arduino-uno × 139javascript × 134ssh × 133seo × 132mysql × 132